掲載日：2022.6.7
EOL対応だけではもったいない！FPGAに周辺回路も取り込んで大幅なコストダウンを実現！
FPGA化によるコストダウンサービス
今まで個別のデバイスで構成されていた基板の部品点数を大幅に削減してコストダウンを実現
- ハード・ソフトの両側面から最適なFPGA設計をご提案します。
- 設計資料が残っていないEOL対応もリバース解析から対応します。
- 論理検証だけでなく、実機検証も行うことで品質を確保します。
FPGA化によるコストダウンサービスの詳細はこちらのパンフレット（PDF）をご覧ください。
製品の価格
ご依頼内容によって費用は変動いたしますのでお問い合わせください。
主な特長
どうしてコストダウンできるのか！？
【元回路構成】 【新回路構成】
・CPLD x 5
・DPRAM x 6 ⇒⇒⇒ ・新型FPGA x 1
・FIFO x 2
★開発委託費がかかっても生産台数によって全体でコストダウンが可能！
※見積り段階でコストダウン可能か判断いたします。
CPLD複数個を1個のFPGAに集約することでコストダウンの他にも以下のメリットが得られます。
- 消費電力の低減（上記例では元回路構成：1242mW→新回路構成：260mW 約1/5に低減）
- 今はまだEOL対象ではない周辺回路もFPGAに取り込むことで将来のEOL対策も安心
設計資料が無くても現行品のリバース解析から対応いたします。
